XDC 管脚与时钟约束助手
生成和审查 FPGA 管脚、IOSTANDARD、create_clock、generated_clock、input/output delay、clock group 和约束缺口。适合Vivado/Xilinx 项目，也可迁移到 SDC/Quartus 约束思路，重点解决“真实工程中未约束路径、错误时钟、IOSTANDARD、PACKAGE_PIN、false path 滥用非常常见”这类真实 FPGA 项目问题。输出 XDC 约束草案、约束风险清单和可执行的后续动作。
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- 必需的 frontmatter 和章节已存在。
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- 未发现私钥、云密钥、token 或长通用密钥。
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- 未发现递归删除、云 metadata 访问、编码 shell 或未复核外传动作。
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- 该 Skill 包未包含运行时依赖清单。
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- 该包以文档和参考资料为主，已标记为 dry-run 就绪。
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- 评分 93，等级 A，通过率 96.9%。
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- Status is reviewed.
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- 包哈希
- sha256:1ae5666ec2cd16ca
- 文件数
- 7
- 可执行文件
- 0
- 复核结论
- 可发布
- 复核团队
- IC Hub 审核团队
- 复核时间
- 2026-06-11
已知限制与下一步
审核结论只覆盖 Skill 包内容、安装计划和公开样例，不替代真实 FPGA 项目的上板测试、客户验收和安全审批。