S
Specification Consistency Gate
95系统规格与架构v1.1.0
Review architecture and specification views before RTL work begins, then classify the project as ready, risky, or blocked.
SpecReviewRiskArchitecture
verified96
查看详情
IC Coder Skill HubIC Hub
面向 IC Coder 与 AI Coding Agent 的可信 Skill 整合平台，把技能发现、评测、安全下载和版本运营连成一个可持续的闭环。
8+
精选 Skill
5
质量检测步骤
SHA256
下载前安全留痕
IC Hub Control Plane
8
Skill Registry
本地 skills/ 目录解析，后续可接数据库。
format-check
secret-scan
runtime-sandbox
IC Coder 产品能力
让 FPGA 设计与验证进入 AI 闭环时代
基于产品手册梳理，IC Coder 面向 FPGA 开发、数字 IC 前端、芯片功能验证、IP 核与 SoC 子系统开发，提供从需求理解到仿真验证、波形分析和迭代修复的一体化智能研发能力。
20倍+
典型项目研发效率提升
产品手册口径，正式上线前可替换为可验证案例。
闭环
生成-验证-迭代
覆盖需求理解、RTL、TestBench、仿真、波形和修复。
私有化
企业内网交付
适配政企院所的数据安全与本地部署要求。
EDA
主流工具链协同
面向编译、仿真、波形分析和工程流程自动化。
让 AI 真正进入 FPGA 设计验证主流程
IC Coder 不是只停留在代码补全，而是把需求拆解、代码生成、验证执行、波形理解和问题修复连成工程闭环。
需求到 RTL 的结构化交付
TestBench 自动生成
仿真失败回溯与修复建议
IC Coder Loop
Agentic AI Platform for FPGA Development
01需求理解
02Spec 生成
03RTL 编写
04TestBench
05仿真验证
06波形分析
07迭代修复
产品界面截图位
企业方案海报位
高校共创素材位
Ecosystem
从 Skill 目录升级成 IC Agent 生态入口
对标成熟 Agent marketplace 的信息架构，IC Hub 把技能、发布者、审计证据和多 Agent 安装分发放在同一条运营链路里。
8
IC Skills
3
发布组织
7
已验证
663
下载留痕
7/7
IC 分类
Featured Skills
先把 IC 工作流里最常见的节点做扎实
MVP 从官方维护的高频场景开始：规格审查、RTL 生成、UVM 环境、覆盖率闭环、综合约束和签核报告。
R
RTL Code Generator
92RTL 设计与集成v1.0.0
Generate synthesizable RTL modules from architecture notes, interface tables, register maps, and timing constraints.
RTLVerilogArchitectureHandoff
verified128
查看详情C
Coverage Closure Pilot
91功能验证v1.0.3
Analyze coverage reports, classify gaps, and propose targeted stimulus or model fixes with plateau detection.
CoverageRegressionUVMDebug
verified112
查看详情S
Signoff Report Reviewer
90签核与交付v1.0.0
Review timing, equivalence, lint, CDC, and DRC/LVS summaries and prepare an auditable release note.
SignoffSTACDCReport
verified58
查看详情行业动态
把公众号文章沉淀成首页持续更新的内容入口
已把最近第一期到第四期公众号稿整理成站内 Markdown，用户可以从首页卡片进入详情页阅读；后续继续把每日文章追加到内容目录即可。
公众号内容源预留
当前使用静态 Markdown 内容源，后续可升级为后台维护、RSS 代理或公众号素材 API 同步。
工程实践2026-06-016 分钟
为什么 TestBench、Assertion 和波形，是芯片 AI Agent 的验证证据链？
AI 写完 Verilog 之后，真正的工作才刚开始
前面我聊过一个判断：AI 会写 Verilog，不等于 AI 能交付芯片。这句话听起来像结论，但落到工程里，真正的问题是：AI 写完 RTL 以后，谁来告诉它“对不对”？如果错了，谁来告诉它“错在哪一个周期、哪一组信号、哪一条约束”？ 我最近连续看了几篇围绕芯片 AI Agent、SVA、TestBench feedback 和验证反馈学习的工作，感受很强：
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AI + FPGA2026-06-0110 分钟
Physical AI 火了，为什么 FPGA 变得更加重要？
当 AI 从屏幕走进机器人，真正的瓶颈不只是算力，而是实时闭环、接口和确定性
最近我在看 Physical AI、机器人边缘计算和 AI4FPGA 的资料时，越来越强烈地感觉到：AI 硬件的竞争正在从“单点算力”走向“系统闭环”。 过去我们谈 AI 芯片，很容易把注意力放在训练集群、推理吞吐、HBM、先进封装、TOPS 和大模型参数量上。但当 AI 真正进入机器人、无人系统、智能汽车、工业现场，问题会突然变得更“硬”：相机帧什么时候到
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AI + FPGA2026-06-0111 分钟
AI 会写 Verilog 了，为什么还交付不了芯片？
真正难的不是生成代码，而是验证闭环
上一期我聊到一个判断：AI 芯片的竞争，正在从单颗芯片里的算力单元，扩展到工艺、封装、互连、验证、EDA 和系统工程。 这一期，我想沿着这个判断继续往下拆一个更具体的问题：既然现在大模型已经能写 Verilog、SystemVerilog，为什么我们还不能说“AI 已经能交付芯片”？
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产业观察2026-05-309 分钟
过去两周，AI芯片圈发生了什么？
2nm、3D-IC、HBM4 和 AI4EDA 正在汇合
过去两周，我一直在跟踪 AI 芯片和 EDA 领域的几条新动态。 如果平时不盯这个赛道，这些新闻看起来会有点散：Cadence 和三星在谈 2nm/3D-IC，Synopsys 和三星在谈 AI-powered EDA flow，FuriosaAI 与 Broadcom 在谈下一代推理平台，AMD 又在台湾先进封装生态上继续加码。
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Trust Loop
质量与安全从第一天就是产品能力
Skill 是会影响工程仓库和本地环境的能力包，所以平台需要把格式、依赖、危险行为、运行证据和人工复核都做成可审计记录。
Active Gate
格式校验
解析 SKILL.md、frontmatter、目录结构和版本号。
Step 1 / 5
Brand Assets
真实广告图、文章封面和社群二维码先留好位置
这里后续适合放 IC Coder Logo、官网主视觉、产品界面截图、公众号文章封面、客户场景图或社群二维码。当前只保留真实素材位，不用 AI 生成图冒充产品。
IC Coder Logo / 官网主视觉
建议提供透明底 Logo、深浅色版本，以及 16:9 横版官网主视觉。
产品界面截图
建议提供 IC Coder 控制台、Agent 工作流、仿真/波形分析或后台页面截图。
公众号文章封面
建议提供最近文章封面图或统一封面模板，方便首页文章卡片增强识别。
公众号 / 社群二维码
建议提供公众号二维码、客服微信二维码或社群入口二维码。
MVP Roadmap
四个阶段已经形成可演示闭环
当前版本以本地 skills/、content/ 和审计报告为内容源，已经覆盖市场、文章、版本、下载记录、自动审核、Benchmark 报告，以及 Codex / Claude Code / Cursor / MCP 的安装分发入口。
静态 Skill Registry
下载记录与版本历史
自动审核与 Benchmark
CLI / MCP 一键安装