为 FPGA 发布包生成 bitstream、约束、源码版本、IP 版本、工具版本、测试结果、哈希和回退说明

生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求

对 FPGA 交付包进行脱敏审查，识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容

规划 FPGA 板卡产测流程、JTAG 边界连通、接口回环、自检 bitstream、测试记录和不良定位

为 FPGA/Zynq 项目制定 bitstream 加密、安全启动、密钥保护、版本回退和现场升级验证方案

为航天/高可靠 FPGA 项目规划单粒子效应缓解、状态回读、配置刷新、ECC/TMR 和故障注入验证

将 Vivado/Quartus/Gowin 工程整理为可复现构建包，记录工具版本、IP 版本、路径依赖和一键构建命令