多时钟 CDC/RDC 设计助手

当用户正在处理**高速接口与数据通路**阶段，并且需要为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法时使用本 Skill。

• 任何包含采集时钟、处理时钟、DDR 时钟、总线时钟、显示时钟的 FPGA 项目。
• 整理多个 clock/reset domain，规划异步 FIFO、握手同步、脉冲同步和 reset 释放。
• 项目资料来自规格、原理图、数据手册、Vivado/Quartus/Gowin 报告、仿真波形、ILA/SignalTap 抓取、主机日志或现场现象。
• 团队需要把结论交给 IC Coder、Codex、Claude Code、Cursor、MCP 工具或人工工程师继续执行。

输入资料按“必须、建议、可选”三层收集。资料不足时先列缺口，不要把猜测写成事实。

• 时钟树和频率表。
• 复位来源和释放顺序。
• 跨域信号清单。
• CDC/RDC 报告。

默认输出以下交付物。文件名可以按项目规范调整，但字段不要随意删减。

• CDC/RDC 风险矩阵：包含来源、结论、可信度、负责人、更新时间和下游影响。
• 同步策略清单：包含来源、结论、可信度、负责人、更新时间和下游影响。
• 约束与验证补齐建议：包含来源、结论、可信度、负责人、更新时间和下游影响。
• handoff.md：面向人工评审和下游 Skill 的简版交接包。

禁止编造 FPGA 器件、管脚、IP 参数、时钟、约束、寄存器、报告或工具结果。 禁止为了让报告好看而隐藏 timing violation、CDC/RDC 风险、未约束路径、链路误码、丢包、上板失败或测试缺口。 禁止自动执行会修改工程、删除文件、上传数据、烧录 bitstream、改写密钥或改变 EDA 环境的动作。 不要把客户项目路径、账号、license server、内部源码、完整私有日志、bitstream、密钥或敏感型号原样

• 禁止编造 FPGA 器件、管脚、IP 参数、时钟、约束、寄存器、报告或工具结果。
• 禁止为了让报告好看而隐藏 timing violation、CDC/RDC 风险、未约束路径、链路误码、丢包、上板失败或测试缺口。
• 禁止自动执行会修改工程、删除文件、上传数据、烧录 bitstream、改写密钥或改变 EDA 环境的动作。
• 不要把客户项目路径、账号、license server、内部源码、完整私有日志、bitstream、密钥或敏感型号原样放到公开输出。