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为 FPGA 发布包生成 bitstream、约束、源码版本、IP 版本、工具版本、测试结果、哈希和回退说明

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制定 FPGA 新板上电和最小系统 bring-up 流程，覆盖电源、时钟、配置、JTAG、复位和外设最小验证

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设计 DDR 读写缓存、VDMA/AXI DMA、地址映射、ping-pong buffer、帧边界和带宽仲裁策略

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分层定位 DDR 初始化、校准、读写、突发、仲裁、温漂和压力测试问题

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分析 EDA 工具日志，归类语法、IP、约束、时序、license、路径、内存和工具版本问题

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规划 FPGA AI 加速器的算子划分、量化、缓存复用、DDR 访问、AXI 控制和精度/吞吐验证

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结合 Wireshark、FPGA ILA/SignalTap 和主机计数器定位以太网链路、包格式、丢包和吞吐问题

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生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求

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设计 FPGA CI 回归指标、流水线阶段、失败归因、趋势看板和发布门禁

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对 FPGA 交付包进行脱敏审查，识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容

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为具体 FPGA 项目制定仿真测试计划、输入向量、scoreboard、断言、覆盖点和最小回归集合

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审查高速接口相关时序例外，判断哪些是 IP 推荐、哪些是工程假设、哪些可能隐藏真实违例

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规划高速 IO 的 IBERT/收发器调试、眼图、BER、均衡参数、参考时钟和业务层误码定位

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为 FPGA 上板问题设计片上逻辑分析触发、采样深度、信号分组、状态机观测和复现步骤

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把图像预处理算法映射为 FPGA 流水线，明确像素格式、行场时序、延迟、缓存和画质验证方法

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梳理 FPGA PL 外设在 Linux 中的设备树、驱动、DMA、IRQ、mmap、缓存一致性和应用调用路径

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规划超声多通道 FPGA 波束形成链路的通道同步、延时表、权重、定点位宽、DDR/PCIe 输出和验证数据

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规划 FPGA 电机控制实时环路的采样同步、PWM 生成、编码器接口、保护逻辑、定点算法和软件控制面

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为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法

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为 PCIe FPGA 板卡建立枚举、BAR、中断、DMA、驱动和吞吐的分层排查流程

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估算 FPGA 动态/静态功耗、时钟/IP/IO 贡献、温升风险和降功耗动作

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规划 FPGA 板卡产测流程、JTAG 边界连通、接口回环、自检 bitstream、测试记录和不良定位

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规划工业 IO 协议桥的帧格式、速率匹配、错误检测、寄存器控制、缓存和系统联调方法

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根据综合/实现报告识别 FPGA 资源瓶颈、低效结构、重复逻辑、过深缓存和 QoR 优化机会

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将雷达/测控信号处理算法映射为 FPGA 定点流水线、数据帧、位宽、延迟、缓存和验证计划

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规划 SDR/RFSoC 前端采样、频率规划、IQ 格式、DDC/DUC、滤波、时钟同步和软件配置检查

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为 FPGA/Zynq 项目制定 bitstream 加密、安全启动、密钥保护、版本回退和现场升级验证方案

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为航天/高可靠 FPGA 项目规划单粒子效应缓解、状态回读、配置刷新、ECC/TMR 和故障注入验证

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规划高速收发器参考时钟、复位时序、lane bonding、帧格式、CRC、误码计数和链路恢复策略

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从 timing report 中定位 FPGA 关键路径，区分约束问题、结构问题、布局问题和工具策略问题

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将 Vivado/Quartus/Gowin 工程整理为可复现构建包，记录工具版本、IP 版本、路径依赖和一键构建命令

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生成和审查 FPGA 管脚、IOSTANDARD、create_clock、generated_clock、input/output delay、clock group 和约束缺口