IC Hub Open Skill

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审查 Aurora/SerialLite 应用帧格式、错误处理和链路观测点

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核对 AXI-Lite 寄存器映射、RTL 语义、驱动访问和文档描述之间的一致性

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核对 BRAM/URAM/DSP 推断结果、代码风格和工具报告，给出改写建议

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建立跨厂商 FPGA 工具链迁移清单，输出不可迁移项、替代方案和验证顺序

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分析 EDA 工具日志，归类语法、IP、约束、时序、license、路径、内存和工具版本问题

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规划 FPGA 以太网 MAC/PCS/PMA、UDP 封包、ARP、帧缓存、速率控制、丢包计数和主机抓包调试

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梳理 25G/40G/100G Ethernet 从物理链路到包处理的数据通路和调试证据

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结合 Wireshark、FPGA ILA/SignalTap 和主机计数器定位以太网链路、包格式、丢包和吞吐问题

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审查 FMC 子卡与载板的电气、管脚、时钟和约束适配风险

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规范 FPGA IP 发布包结构和版本说明，让团队能安全复用和审计

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按接口和风险等级规划 FPGA 产测向量、自动化测试流程和良率记录字段

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评审高可靠 FPGA 项目的冗余、监测、复位、配置加载、在线升级、故障恢复和交付证据链

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审查高速接口相关时序例外，判断哪些是 IP 推荐、哪些是工程假设、哪些可能隐藏真实违例

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为 FPGA IP 生成 IP-XACT 风格元数据草案和字段缺失清单

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为 FPGA ISP 预处理链路规划模块顺序、行缓存、位宽和验证点

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为 LiDAR 点云 FPGA 预处理规划 pipeline、缓存、带宽和验证向量

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把电机控制 FOC/PWM 时序、采样、保护和 FPGA 实现边界整理成验证计划

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核对测控类 FPGA 系统时钟链路、同步源、误差预算和测试证据

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为神经网络 FPGA 加速器规划 tiling、DMA 调度、片上缓存和吞吐验证

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规划 FPGA 管脚、IO bank、电平标准和约束风险，提前发现硬件设计问题

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规划工业 IO 协议桥的帧格式、速率匹配、错误检测、寄存器控制、缓存和系统联调方法

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规划 SDR 帧同步和载波恢复 FPGA 实现边界、观测信号和验证向量

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规划 SDR/RFSoC 前端采样、频率规划、IQ 格式、DDC/DUC、滤波、时钟同步和软件配置检查

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为航天/高可靠 FPGA 项目规划单粒子效应缓解、状态回读、配置刷新、ECC/TMR 和故障注入验证

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根据波形和日志建立异常传播路径，给出下一批应观测信号和复现实验

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为高校 FPGA 实验课程生成任务卡、实验讲义、评分表和验收标准

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整理 AI FPGA 加速器量化参数、数据布局、接口协议和验证向量

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分析 AXI-Stream 握手、FIFO 深度、时钟域和下游阻塞关系，输出吞吐瓶颈定位结论

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整理板卡 Bring-up 过程中的测试项、现象、证据、负责人和下一步动作

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审查 CAN/CAN FD/LIN/RS485 FPGA 接口、电气约束、错误处理和测试用例

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从 CI 日志和 commit 范围中聚类失败原因，输出 owner、优先级和阻断项

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检查 FPGA 配置模式、strap 电阻、启动介质和调试入口风险

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规划 FPGA AI 加速器的算子划分、量化、缓存复用、DDR 访问、AXI 控制和精度/吞吐验证

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从现场资料中提取最小复现条件，生成可共享、可脱敏、可执行的问题包

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生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求

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按模块估算 FPGA 资源、片上缓存、DDR 带宽、外设吞吐和时钟频率，提前发现器件瓶颈

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建立 HDMI/DisplayPort 显示链路时序、像素格式和测试图案检查流程

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分析高扇出网络对 FPGA 时序和布局的影响，输出复制、层次和约束建议

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把高速接口 SI/PI 资料和 FPGA 配置放到同一证据链中审查

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建立多传感器 FPGA 时间戳对齐方案和误差分析流程

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为 Nios/MicroBlaze 项目生成软硬件交接清单和启动调试路径

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整理光模块状态、EEPROM 字段和 FPGA 链路计数器，定位光口 bring-up 问题

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规划 PCIe endpoint、BAR、MSI/MSI-X、中断、DMA 描述符、环形缓冲、主机驱动和吞吐测试

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为 PCIe FPGA 板卡建立枚举、BAR、中断、DMA、驱动和吞吐的分层排查流程

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根据综合/实现报告识别 FPGA 资源瓶颈、低效结构、重复逻辑、过深缓存和 QoR 优化机会

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核对 Quartus Platform Designer 系统连线、地址映射、时钟复位和接口桥接风险

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将雷达/测控信号处理算法映射为 FPGA 定点流水线、数据帧、位宽、延迟、缓存和验证计划

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把 FPGA 项目进展、风险、阻塞、测试结果和下周计划整理成周报

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梳理 RFSoC DDC/DUC/NCO 处理链路参数，形成可验证的数据通路方案

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为高可靠 FPGA 系统制定 SEE 缓解和 scrubbing 策略，不触及敏感用途细节

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根据 DUT 接口、协议和参考模型规划自检 testbench、scoreboard 和结果判定规则

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将 Vivado/Quartus/Gowin 工程整理为可复现构建包，记录工具版本、IP 版本、路径依赖和一键构建命令

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评估异步 FIFO 参数、跨域安全、吞吐余量和边界条件测试是否满足项目要求

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为 FPGA 发布包生成 bitstream、约束、源码版本、IP 版本、工具版本、测试结果、哈希和回退说明

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规划 CameraLink/CoaXPress 采集链路、格式转换、缓存和验证方法

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设计 FPGA 视频采集、解包、像素格式转换、帧缓存、ISP 预处理、显示或上位机输出链路

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分层定位 DDR 初始化、校准、读写、突发、仲裁、温漂和压力测试问题

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建立可复现 EDA 环境清单和构建入口，降低工具版本和 license 差异导致的失败

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梳理 EtherCAT/PROFINET 与 FPGA 逻辑的桥接架构、延迟预算和测试计划

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将现场问题日志整理成可共享的脱敏包，并保留足够复现信息

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建立 FPGA 固件/bitstream 版本、序列号和生产记录追踪方案

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根据 utilization、timing 和层次结构规划 Pblock/Floorplan 调整方向

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为 FPGA 项目生成交付审计包目录、证据索引、缺失项和签核建议

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把 FPGA 项目复盘材料整理成可进入知识库或转化为 Skill 的结构化资产

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为 HBM 或多 DDR 系统规划 bank 映射、访问矩阵、仲裁和吞吐验证

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为 ILA/SignalTap 调试建立可复用触发方案、采样深度建议和分阶段观测点

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梳理 JESD204B/C 链路参数、同步状态、寄存器和 ILA 证据，定位同步失败和确定性延迟问题

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梳理 FPGA PL 外设在 Linux 中的设备树、驱动、DMA、IRQ、mmap、缓存一致性和应用调用路径

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把 MATLAB/Simulink HDL 输出转成 FPGA 工程可接收的接口、定点和验证交接材料

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规划超声多通道 FPGA 波束形成链路的通道同步、延时表、权重、定点位宽、DDR/PCIe 输出和验证数据

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规划多通道 FPGA 系统的时间、幅度和相位校准流程及证据记录

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为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法

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为 SoC FPGA 项目划分 PS、PL、DMA、DDR、驱动和应用软件职责，形成可实现的数据与控制架构

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为 FPGA 实时压缩前处理规划数据格式、缓存、延迟和验证方法

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设计 FPGA 冗余配置和 golden image 策略，提升现场可恢复性

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审查 RISC-V 软核与 FPGA 外设集成、地址映射、启动路径和固件测试

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从 timing report 中定位 FPGA 关键路径，区分约束问题、结构问题、布局问题和工具策略问题

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从 BD Tcl、IP 参数和地址分配中识别系统集成风险，给出修复顺序

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规划高速 AD/DA 的采样时钟、数据对齐、FIFO 缓冲、触发时间戳、DDR/DMA 带宽和丢点检测

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制定 FPGA 新板上电和最小系统 bring-up 流程，覆盖电源、时钟、配置、JTAG、复位和外设最小验证

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设计 FPGA 系统校准参数持久化、校验、版本和回滚策略

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为 CDC waiver 建立证据链，区分可接受例外、必须整改项和待负责人确认项

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把覆盖率报告和测试列表映射到需求，输出覆盖缺口、补测优先级和不可达说明

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制定 DDR 带宽压力测试方案，定位读写冲突、burst 低效和缓存不足问题

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评估目标 FPGA 器件、核心板或开发板对接口、带宽、资源、温度、供货、工具链和量产成本的适配度

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规划 NPU 与 FPGA 的任务边界、接口协议和性能估算

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对企业私有 FPGA Skill 做发布前安全、依赖、版权和行为审查

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对 FPGA 交付包进行脱敏审查，识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容

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制定 FPGA 硬件在环测试计划，明确接口映射、实时约束和验收口径

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建立高速采集丢点定位路径和计数器体系，区分采样、缓存、总线和主机瓶颈

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规划高速 IO 的 IBERT/收发器调试、眼图、BER、均衡参数、参考时钟和业务层误码定位

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整理 MIPI CSI-2 D-PHY 从传感器配置到 FPGA 解包的联调步骤和证据

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规划 FPGA 电机控制实时环路的采样同步、PWM 生成、编码器接口、保护逻辑、定点算法和软件控制面

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为多 FPGA 系统制定模块划分、互联带宽、同步和联调计划